据台湾《电子时报》10 月 27 日援引业内消息，台积电停滞长达约 8 年的高密度 6T SRAM 微缩技术有望迎来突破。按照规划，台积电将在 2028 年量产的 A14 工艺节点，把高密度 6T SRAM 位单元面积压缩至 0.017 平方微米以下，对比 N5 节点 0.021 平方微米，面积降幅超 19%。这也是自 2020 年 N5 量产之后，台积电 SRAM 单元尺寸首次实现实质性缩小。
SRAM 是芯片内置高速缓存的基础单元，AI 算力 GPU、高端 SoC 的片上缓存普遍采用 6T 结构。相较于逻辑晶体管，SRAM 受漏电、器件稳定性等多重约束，微缩难度更高，长期成为先进制程密度提升的一大瓶颈。 回顾演进路线：台积电 16nm 高密度 6T SRAM 单元面积约 0.074 平方微米，10nm 降至 0.042 平方微米，7nm 为 0.027 平方微米，N5 节点来到 0.021 平方微米。后续 N3、N2 两代节点迭代期间，虽然逻辑晶体管依托 GAA 纳米片持续优化性能与密度，但高密度 6T SRAM 单元尺寸基本维持不变，微缩进程陷入停滞。
报道显示，A14 工艺目前处于试产阶段，一方面验证节点可行性，同时开放给客户开展前期设计评估。A14 属于台积电 NanoFlex Pro 平台，除 SRAM 微缩之外，该节点在逻辑密度、功耗、速度上相较 N2 全面优化：可实现 10%~15% 的速度提升、25%~30% 功耗下降，整体芯片密度提升约 20%；配套 SoIC 4.5μm 键合间距先进封装方案，面向 HPC、AI 芯片、高端移动 SoC 市场。
在 AI 算力需求拉动下，大算力芯片对片上缓存容量需求持续走高。SRAM 单元缩小带来两层价值：同等芯片面积下可以集成更大容量高速缓存，降低数据搬运延迟；或者在缓存规模不变的前提下，缩小芯片面积、摊薄单颗芯片制造成本。如果这项技术顺利落地，将直接利好下一代 GPU、AI 加速器的芯片设计。
需要提示：该消息来自行业媒体引述业内人士，台积电尚未针对 SRAM 单元尺寸发布官方公告，最终量产指标、良率表现仍存在不确定性。
